NoC

http://infoscience.epfl.ch/record/165542/files/00976921.pdf

NoC

SoC

Efficient communication

1. scalability, design reuse

2. wire length, delay of the physical length

3. power consumption reduction (long buses)

SoC(System on chip) 은 multimedia, consumer electronics domain 등등에서 design problem 들을 해결하여 왔다. 요즘 SoC 는 크기가 커지면서 (4bilion transistors running at 10GHz) 몇가지의 challenge에 부딪히고 있다. 몇가지를 꼽아보자면 첫번째로 synchronization 문제이다. 미래에 synchronization paradigm 은 아마 globally asynchronous 와 많은 스피드의 clock을 이용한 locally synchronous 가 섞인 형태로 갈것이라고 한다. 그 이유는 SoC의 scale이 커지면서, clock speed가 빨라지면서,  한개의 clock source로 무시할만한 clock skew를 가진 Global clock을 만들어 내기가 어렵기 때문이다. 이렇게 되면 SoC의 complexity가 높아지면서 synchronization failure이 자주는 아니지만 피할수 없는것이 된다. 더군다나 1V 이하로 작동하는 작은 logic의 경우 electrical noise 에 취약해 지기 때문에 reliability의 문제가 더욱 심각해진다.

이때까지 말한 문제들은 interconnect technology은 한계때문에 나타나는 것 들이라고 할 수 있고 이때문에 기존 SoC에서 general 한 network 에서 쓰이는 개념들을 사용하여 이러한 문제들을 풀려고 하는것이 Network-on-Chip 즉 NoC이다.

SoC도 우리는 component 들의 micronetwork 로 볼 수 있다. SoC의 micronetwork 가 general한 의미의 network와 다른점은 local proximity 에서 일어나는 일이기 때문에 non-determinism 이 적다는 것이다. 하지만 SoC의 complexity scale이 커지면서 즉, large-scale multiprocessor가 되면서 기존의 network 쪽에서 가지고 있던 그런 비슷한 issue 들이 발생을 하는 것이다.

Energy 측면에서 보았을때 device의 크기가 작아지면서 computation energy consumption이나 storage energy consumption은 비교적 작아졌다. 하지만 현재 delay optimization for global wire 기법은(뭔지는 잘 모르겠지만;;) communication에 쓰이는 energy consumption이 올라갈 것으로 예측되어진다.

-On chip transmission

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Increased width reduces wire resistance, even considering the skin effect, while

increased spacing around the wire prevents capacitance growth. At the same time, inductance effects

increase relative to resistance and capacitance. As

a result, future global wires will function as lossy

transmission lines,1

as opposed to today’s lumped

or distributed resistance-capacitance models